STAGE – Ingénieur en techniques avancées de pré-chargement mémoire pour le processeur RISC-V CVA6 (H/F) – 6 mois

Lieu : Palaiseau, France

Construisons ensemble un avenir de confiance

Thales est un leader mondial des hautes technologies spécialisé dans trois secteurs d’activité : Défense & Sécurité, Aéronautique & Spatial, et Cyber & Digital. Il développe des produits et solutions qui contribuent à un monde plus sûr, plus respectueux de l’environnement et plus inclusif. Le Groupe investit près de 4,5 milliards d’euros par an en Recherche & Développement, notamment dans des domaines clés de l’innovation tels que l’IA, la cybersécurité, le quantique, les technologies du cloud et la 6G. Thales compte près de 85 000 collaborateurs dans 65 pays. ​

Nos engagements, vos avantages

• Notre savoir-faire technologique

• Notre attention portée à l’équilibre des collaborateurs

• Un environnement inclusif et bienveillant

• Un engagement sociétal et environnemental reconnu (Thales Solidarity, indice CAC 40 ESG…)

Votre quotidien

Thales Research&Technology, notre centre de recherche dans les domaines matériels, et CortAIx Labs, notre centre de recherche en IA et digital ont pour mission de proposer des innovations de ruptures, de maintenir et d’accroitre l’avance technologique et d’en assurer la compétitivité pour le groupe.

En nous rejoignant, vous intégrerez le laboratoire High Performance Computing (HPC) de cortAIx, au sein du centre de recherche Thales Research & Technology de Palaiseau. Vous évoluerez dans un environnement de recherche dédié au développement de solutions innovantes pour les systèmes embarqués, avec des expertises en intelligence artificielle embarquée, en conception de calculateurs à haute performance énergétique, en développement logiciel parallèle et en conception matérielle ASIC/FPGA.

 

Vous contribuerez à des travaux autour du processeur RISC-V CVA6, une plateforme d'étude utilisée pour l'exploration de nouvelles techniques micro-architecturales.

 

Dans les processeurs modernes, les performances sont souvent limitées par les accès mémoire. Les mécanismes de préchargement (« prefetching ») permettent d'anticiper les données nécessaires à l'exécution afin de réduire les latences mémoire. Toutefois, les approches traditionnelles présentent certaines limites dans des cas d'usage spécifiques.

 

Des travaux récents menés au laboratoire ont exploré la prédiction d'adresses mémoire à partir du compteur ordinal (Program Counter) d'instructions de chargement. Cette approche ouvre la voie à de nouvelles architectures de préchargement capables d'initier les accès mémoire avant même que l'adresse effective ne soit calculée par le pipeline.

 

Vos travaux porteront sur l'étude, la conception et l'évaluation d'un mécanisme de préchargement mémoire reposant sur cette prédiction d'adresse et son intégration au sein du processeur RISC-V CVA6. Ils viseront notamment à améliorer les performances des architectures RISC-V et à analyser leur impact sur la hiérarchie mémoire.

Dans ce contexte, vous aurez pour missions :

• Réaliser une étude bibliographique sur les techniques de prédiction d’adresses, de prédiction de valeur et de pré-chargement mémoire matériel. Une attention particulière sera portée aux mécanismes permettant d’anticiper les accès mémoire à partir d’informations disponibles très en amont dans le pipeline.
• Analyser l’architecture du processeur CVA6 ainsi que l’infrastructure de la Load Store Unit (LSU) afin d’identifier le meilleur point d’intégration d’un mécanisme de pré-chargement basé sur une prédiction d’adresse.
• Concevoir une architecture de pré-chargement exploitant les adresses prédites afin de déclencher proactivement des accès mémoire. Plusieurs problématiques de recherche pourront être étudiées :
  • Conception d’un indicateur de confiance permettant d’évaluer la fiabilité des prédictions
  • Limitation des effets de pollution dans le DTLB et les caches de données
  • Étude de mécanismes permettant d’annuler ou retarder certains pré-chargements lorsque leur probabilité de succès est faible
  • Analyse des interactions entre l’unité de pré-chargement et les mécanismes de dépendances mémoire déjà présents dans le processeur
  • Exploration des synergies possibles avec l’unité de pré-chargement afin d’améliorer les performances globales du pipeline
  • Enfin, vous implémenterez la solution proposée en SystemVerilog, l’intégrerez au sein de CVA6 et évaluerez expérimentalement son impact sur différents benchmarks.

Une poursuite en thèse CIFRE pourra être envisagée à l’issue de ce stage.

 

Votre profil

STAGE – Ingénieur en techniques avancées de pré-chargement mémoire pour le processeur RISC-V CVA6 (H/F) – 6 mois

Vous avez l’ambition de rejoindre Thales et de contribuer à l’innovation ?

Vous avez un intérêt marqué pour la recherche fondamentale et appliquée et les innovations technologiques ?

 

Etudiant en dernière année d’école d’ingénieur ou en master 2 universitaire, dans un cursus en électronique et informatique embarqué, vous avez des connaissances en :

 

• Architectures de calcul et des systèmes embarqués ;
• FPGA ;
• SystemVerilog ;
• Langages C/C++ ;
• Français courant et Anglais (lu, parlé, écrit) niveau C1 attendu.

 

Curiosité, rigueur, autonomie et capacité à travailler en équipe sont des atouts que l'on vous reconnait ?

 

Alors ce stage est fait pour vous !

 

 

Tous nos stages sont conventionnés et soumis à une gratification dont le montant est déterminé selon votre niveau d’études.

Thales, entreprise Handi-Engagée, reconnait tous les talents. La diversité est notre meilleur atout. Postulez et rejoignez nous !